ВСТРОЕННЫЕ МИКРОПРОЦЕССОРНЫЕ СИСТЕМЫ

Учебное пособие

Редактор и корректор X.Y. Zzzzzzzz

Подписано в печать #.##.2012                                 Формат60х90/16

Усл. печ. л. #,0               В ххххх. виде            Заказ ###/2012

Издательство

Пермского национального исследовательского

политехнического университета

Адрес: 614990, г. Пермь, Комсомольский пр., 29, к.113.

Тел. (342) 219-80-33.

Data Flow Models of Computation

In the data flow modeling paradigm, the computational behavior of a system is represented as a directed graph . A vertex (which is called a blockor a Part in SystemVue) represents a computational module or a hierarchically nested sub graph (which is called a sub network in SystemVue). A directed edge (which is called a connection in SystemVue) represents a FIFO (first-in-first-out) buffer that carries data samples from its source block to its sink block . An edge can have a non-negative integer delay associated with it, and the delay value specifies the number of initial samples that are buffered on the edge before the graph starts execution.

Data flow graphs operate based on data-driven execution: a block can execute (fire) only when it has sufficient numbers of data samples on all of its input edges . When firing, consumes a certain number of samples from its input edges, executes its computation, and produces a certain number of samples on its output edges .

Synchronous Data Flow

Synchronous Data Flow (SDF) [1] is the most mature data flow model of computation. In SDF, the number of samples produced onto an edge by a firing of is restricted to a constant positive integer that must be known before simulation; this integer is referred to as the production rate of and is denoted as . Similarly, in SDF, the number of samples consumed from an edge by a firing of is restricted to a constant positive integer that must be known before simulation; this integer is referred to as the consumption rate of and is denoted as . In SystemVue, we say that an edge represents a multi rate connection if .

The constant integer restriction makes SDF especially suited to modeling multi rate systems and benefits SDF with the compile-time capabilities such as deadlock detection, bounded memory determination, and static scheduling.

Валидация

Согласно стандарту IEEE 1994, валидация (проверка правильности) — это

процесс оценки системы/компонента во время или по окончании процесса разработки с целью определить, удовлетворяет ли она заданным требованиям.

Для проверки правильности проводятся приёмо-сдаточные испытания. Они основаны на сценариях тестирования, которые пользователь согласовывает, а затем выполняет в среде использования системы. Стандарт IEEE 829-2008 (Standard for Software and System Test Documentation) содержит образцы 8 документов, которыми следуют руководствоваться при планировании, организации и проведении тестирование:

1. План тестирования. Руководящий документ, отражающий:

1. Как будет проводиться тестирование, включая конфигурации тестируемой системы (ТС).

2. Кто будет тестировать.

3. Что будет тестироваться.

4. Сколько времени займёт тестирование.

5. Какой уровень качества тестирования необходим.

2. Критерии успешности тестирования (Test Design Specification).

3. Данные для тестирования (Test Case Specification).

4. Сценарии тестирования (Test Procedure Specification), включая предусловия и шаги тестов.

5. Отчет о переходах между этапами тестирования (Test Item Transmittal Report).

6. Протокол тестирования (Test Log).

7. Отчет об инцидентах (Test Incident Report), включая ожидаемый результат, фактический результат, время, предполагаемые причины инцидента и всё, что может помочь с разрешением ситуации. Инцидент — не обязательно подразумевает ошибку в системе: ожидаемый результат мог быть неверным, проверка могла проводиться неверно, требование могло толковаться по-другому.

8. Отчет от тестировании (Test Summary Report).

§ верификация — проводится практически всегда, выполняется методом проверки (сличения) характеристик продукции с заданными требованиями, результатом является вывод о соответствии (или несоответствии) продукции,

§ валидация — проводится при необходимости, выполняется методом анализа заданных условий применения и оценки соответствия характеристик продукции этим требованиям, результатом является вывод о возможности применения продукции для конкретных условий^[1].

Исходя из вышеописанного, валидация должна быть определена как подтверждение на основе представления объективных свидетельств того, что требования, предназначенные для конкретного использования или применения, точно и в полном объёме предопределены, а цель достигнута.

model-driven design –