Множественно- ассоциативное отображение

Технологии прямого и ассоциативного отображения могут использоваться совместно в этом случаи в блоке кэша объединяются в множество. И каждый блок основной памяти может, расположатся в любом из блоков определенного множества. При чём вероятность конфликтов одним из недостатков прямого отображения значительно снижаются. Такой кэш получивший название множественно- ассоциативного дешевле в целом ассоциативного, по сколку в нём уменьшена область ассоциативного поиска. Рассмотрим принцип множественно- ассоциативного отображения на примере кэша, с 64 множествами по два блока в каждом.

3

2

1

Кэш

Основная память

-Адрес основной памяти

Слово

Множество

4

6

Тег

6

Блок 0

Блок 1

Блок 63

Блок 64

Блок 65

Блок 127

Блок 128

Блок 129

Блок 4095

Тег

Тег

Тег

Тег

Тег

Блок 2

Блок 127

Блок 126

Блок 3

Блок 1

Блок 0

Тег

Адресация кэш памяти

Оперативная память логически разбивается на страницы, объём страницы равен объёмы кэш памяти. Кэш память разбивается на строки размер строки равен стандартному пакетному циклу умноженного на разрядность шины данных. С каждой строкой кэш памяти связана ячейка памяти тегов , в которой хранится признак соответствия содержимого строки и блока оперативной памяти. Физический адрес ячейки в оперативной памяти в кэше прямого отображения состоит из трёх частей. Старшая часть определяет признак, по которому производится поиск, слово определяет, откуда из оперативной памяти будут считаны данные в кэш и блок определяет какому байту в строке должно производится обращение. При обращении к памяти контролер кэш сначала определяет, в какой строке кэш памяти должна содержатся информация и в какой ячейки памяти тегов необходимо искать признак. Затем контролер сравнивает номер страницы содержимом памяти ячейки к памяти тегов. Если значение совпали, то считается что произошло кэш попадание. Из кэш памяти будет считан байт номер, которого указан в адресе. Это значение будет передано процессору, если признаки не совпали, говорят что произошел кэш промах. И обращение передаётся к оперативной памяти, из оперативной памяти считывается строка, с указанной страницы и передаётся в кэш память. После чего обмен происходит так же как при кэш попадании. Памяти тегов будут выделены два атрибута V(достоверность) и M(модификация).

Алгоритмы кэширование и сохранение результатов. Результат вычисление процессора может сохранятся с использование одного из алгоритмов:

· WT (Write Trought) - алгоритм с прямой записью, результат вычислений всегда сохраняется в оперативной памяти и а в случаи кэш попадании в кэш память.

Недостатком является постоянное обращение к оперативной памяти, что уменьшает скорость работы.

Достоинством является то что в оперативной памяти всегда хранится обновленная информация.

· WB (Write Back)- алгоритм с отложенной записью, в случаи кэш попадании данные сохраняются только в кэш памяти. В случаи кэш промаха в оперативной.

Достоинством является увеличение быстро деятельности за счёт меньше количества обращения к оперативной памяти.

Недостатком является необходимость принудительного копирования данных из кэша в оперативную память. 

В случаях когда:

· Строка кэш памяти потребовалась для сохранения другой информации.

· Какое либо устройство ввода-вывода обращается к оперативной памяти через канал прямого доступа миную процессор, а следовательно и кэш.

Разновидности ИМС статической памяти используемы для построения кэш.

Асинхронная статическая память

ASRAM

Микросхемы данного типа имеют простейший синхронный интерфейс, включающую шину адреса данных сигналы управления CS# OE# WE# время доступа- задержка появления действительных данных на выходе относительно моменту установления адреса. У стандартных микросхем ASRAM составляет 10, 12, 15, 20 наносекунд. Что позволяет процессору выполнять пакетный цикл чтения, 2-1-1-1 на частоте системной шине. 

ISG1C256AH-15J

15-время доступа

256-Емкость

Синхронная пакетная статическая память SBSRAM.

Оптимизирована под выполнение пакетных операции обмена, в её структуру ведён двух битный счётчик адреса. Дополнение к сигналам ASRAM синхронная память использует сигнал CL и сигналы управления пакетным циклом. Время доступа 8.5, 10, 13 наносекунд

Пакетный цикл 3-2-2-2 на частоте системной шине

Конвейерно-пакетная статическая память PBSRAM.

Конвейером является дополнительный внутренний регистр данных который требуя дополнительного такта в первой пересылки цикла позволяет основные данные получать без тактов ожидания, время доступа 8, 10 нано секунд.

DDR 

DDR2 SRAM Объём микросхемы до 32Мбит.

Может работать одно кратной синхронизации так и в режиме двух кратной синхронизации. При которой частота передачи данных удваивается относительно тактовой. Время доступа 6, 8 нано секунд.

QDR

QDR2 SRAM Объём микросхемы 18-72Мбит.

Четырёх кратная скорость, относительно тактовой частоты, обеспечивается тем что одновременно возможно передача данных чтения и записи. То есть шина ввода отделена от шины вывода. По каждой шине передача идёт по удвоено частоте. Время доступа до 4 нано секунд. 

Архитектура процессора.

Процессор CPU это устройство не посредственно осуществляющая программное управление процессом обработки данных. Процессор дешифрует и выполняет команды программы организует обращение к оперативной памяти, и пространству ввода-вывода. Воспринимает и обрабатывает запросы на прерывание от периферийных устройств. Организует обмен данными между всеми устройствами ПК и управляет ими.

Способ приставление чисел в персональных компьютерах.