Студопедия
АвтоАвтоматизацияАрхитектураАстрономияАудитБиологияБухгалтерияВоенное делоГенетикаГеографияГеологияГосударствоДомЖурналистика и СМИИзобретательствоИностранные языкиИнформатикаИскусствоИсторияКомпьютерыКулинарияКультураЛексикологияЛитератураЛогикаМаркетингМатематикаМашиностроениеМедицинаМенеджментМеталлы и СваркаМеханикаМузыкаНаселениеОбразованиеОхрана безопасности жизниОхрана ТрудаПедагогикаПолитикаПравоПриборостроениеПрограммированиеПроизводствоПромышленностьПсихологияРадиоРегилияСвязьСоциологияСпортСтандартизацияСтроительствоТехнологииТорговляТуризмФизикаФизиологияФилософияФинансыХимияХозяйствоЦеннообразованиеЧерчениеЭкологияЭконометрикаЭкономикаЭлектроникаЮриспунденкция
|
Интернет-Университет Информационных Технологий
http://www.INTUIT.ru
|
|
|
| Архитектура и организация ЭВМ
|
|
|
| 3. Лекция: Арифметико-логическое устройство: версия для печати и PDA Рассматриваются особенности реализации арифметико-логического устройства компьютера на примере проектирования АЛУ для умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя.
|
|
|
| Классическая ЭВМ состоит из трех основных устройств: арифметико-логического устройства, устройства управления и запоминающего устройства. Рассмотрим особенности организации этих устройств. Прежде всего, рассмотрим структуру арифметико-логического устройства.
В современных ЭВМ арифметико-логическое устройство не является самостоятельным схемотехническим блоком. Оно входит в состав микропроцессора, на котором строится компьютер. Однако знание структуры и принципов работы АЛУ весьма важно для понимания работы компьютера в целом. Для лучшего понимания этих вопросов проведем синтез арифметического устройства, предназначенного для выполнения только одной операции – умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя [13] . В ходе этого процесса также обратим внимание на особенности использования рассмотренных выше основных схемотехнических элементов ЭВМ.
Синтез АЛУ проходит в несколько этапов. Сначала необходимо выбрать метод, по которому предполагается выполнение операции, и составить алгоритм соответствующих действий. Исходя из алгоритма и формата исходных данных, следует определить набор составляющих АЛУ элементов. Затем требуется определить связи между элементами, установить порядок функционирования устройства и временную диаграмму управляющих сигналов, которые должны быть поданы на АЛУ от устройства управления.
Пусть операнды имеют вид:
[X]пк = x0x1x2…xn
[Y]пк = y0y1y2…yn
где x0, y0 – знаковые разряды.
Операция умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя выполняется по следующей формуле:
Sign Z = Sign X Sign Y
|Z| = y1•|X|•2-1+ y2•|X|•2-2 +…+yn•|X|•2-n
[X]пк = 0.1101 ; Sign X = 0
[Y]пк = 1.1011 ; Sign Y = 1
Sign Z = 0 1 = 1
|X| = 0. 1 1 0 1
|Y| = 0. 1 0 1 1
y1y2y3y4
+0.00000000 |Z| = 0
y1 = 1 0.01101000 1•|X|•2-1
+0.01101000 |Z| = |Z| + |X|•2-1
y2 = 0 0.00000000 0*|X |•2-2
+0.01101000 |Z| = |Z| + 0
y3 = 1 0.00011010 1•|X|•2-3
+0.10000010 |Z| = |Z| + |X|•2-3
y4 = 1 0.00001101 1•|X|•2-4
0.10001111 |Z| = |Z| + |X|•2-4
Алгоритм вычислений представлен на рис. 3.1
Рис. 3.1. Алгоритм операции умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя
Каждой переменной, представленной в алгоритме, в схеме должен соответствовать элемент хранения. Разрядность модуля произведения равна сумме разрядностей сомножителей. Умножение двоичного числа на 2-i обеспечивается сдвигом этого числа вправо на соответствующее количество разрядов. Переход к анализу очередного разряда множителя (i = i + 1) может быть обеспечен сдвигом регистра множителя на один разряд в сторону старших разрядов.
Исходя из этого, определим состав оборудования, необходимого для реализации АЛУ заданного типа для n = 4 (таблица 3.1).
Таблица 3.1.
| Схема
| Разрядность
| Функции
| Управляющий сигнал
| Регистр модуля множимого RGX
| 8
| Загрузка. Сдвиг в сторону младших разрядов.
| УС1 УС2
| Регистр модуля множителя RGY
| 4
| Загрузка. Сдвиг в сторону старших разрядов.
| УС3 УС4
| Регистр модуля результата RGZ
| 8
| Загрузка. Установка в "0".
| УС5 УС6
| Триггер знака множимого TX
| | Загрузка
| УС7
| Триггер знака множителя TY
| | Загрузка
| УС8
| Триггер знака результата TZ
| | Загрузка
| УС9
| АЛУ
| 8
| Комбинационный сумматор
| –
| Комбинационные схемы
| | Получение на входе АЛУ сигналов "0" или RGX в зависимости от значения yi
| –
| Структурная схема устройства представлена на рис. 3.2.
Временная диаграмма управляющих сигналов, поступающих на арифметико-логическое устройство, показана на рис. 3.3.
Рис. 3.2. Структурная схема арифметического устройства для выполнения операции умножения со старших разрядов множителя чисел, заданных в прямом коде
Рис. 3.3. Временная диаграмма управляющих сигналов | |
Работа схемы
Такт 1. Загрузка модулей операндов в регистры RGX, RGY, а их знаков – в триггеры TX и TY. Сброс в "0" регистра результата RGZ.
Такт 2. Запись знака результата в триггер TZ.
Такт 3. Сдвиг регистра RGX на один разряд вправо. Через время, равное задержке на переключение регистров и комбинационных схем, на выходе комбинационного сумматора и, следовательно, на входе регистра RGZ устанавливается результат 0+y1• |X|•2-1.
Такт 4. Загрузка RGZ: |Z|=|Z|+y1• |X|•2-1.
Такт 5. Сдвиг RGX на 1 разряд вправо: |X| = |X|•2-1.
Сдвиг RGY на 1 разряд влево: i=i+1.
Устройство управления проверяет условие окончания операции: i > n.
Такты (6,7), (8,9), (10,11) ... Повтор действий тактов (4,5) с анализом других значений yi. В такте 10 в регистре RGZ формируется модуль произведения. Такт 11 используется лишь для определения условия окончания операции умножения.
|